[경력] 디지털 ​로직 ​설계 ​엔지니어를 모집합니다.

(경력 ​3년 이상)

📋담당업무

​디지털 ​로직 설계 ​및 개발 (아키텍처 ​및 마이크로아키텍처 ​레벨 ​포함)

• Serial Interface ​(USB-SSP, ​PCIe, ​MIPI, eDP 계열)의 ​프로토콜 ​레이어 및 PHY ​디지털 ​로직 ​설계
• PHY 아날로그 컨트롤 ​블록 (Power ​Block, ​PLL Interface, ​CDR Interface ​등) ​Custom 설계
• SoC 및 ​고대역 Bus ​Interface 설계 (AXI 기반 Chiplet Interface 포함)

✅지원자격

• Verilog RTL/System Verilog 설계 및 검증 능력을 보유하신 분
• System 및 SoC에서의 고속 Serial Interface IP 동작 및 Bus interface에 대한 이해를 갖추신 분
• Digital 설계 방법론(Gate Level, RTL Level, Behavioral Level)에 대한 이해를 갖추신 분
• 유관 경력 3년 이상(석·박사 기간 포함)

ex) 회사 경력 1년 + 석사 연구 기간 2년 = 총 3년 인정

⭐우대사항

• High-Speed Serial Link Layer 설계 경험을 보유하신 분
• High-Speed PHY Digital Custom Logic 설계 경험을 보유하신 분
• 관련 IP 양산 및 System Level Validation 경험을 보유하신 분

🚀채용절차

서류 전형 → 온라인 인성 검사 → 직무역량테스트(필요시) → 대면 면접 → 처우 협의 및 최종 합격

(전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다.)

⚠️유의사항

※ 전형절차는 진행상황에 따라 변동(추가/생략)될 수 있습니다.

※ 보훈대상자 및 장애인 등 취업보호대상자는 관계법령에 따라 우대합니다.

※ 지원서 내용 중 허위 사실이 있는 경우에는 합격이 취소될 수 있습니다. 

※ 채용 및 업무 수행과 관련하여 요구되는 법령 상 자격이 갖추어지지 않은 경우 채용이 제한될 수 있습니다.

 ※ 직무역량테스트 또는 면접에 참여할 경우 면접비를 드립니다.